+?*;#=q  
芯片測(cè)試新方法 ,`Hwe
Iq(  
技術(shù)實(shí)現(xiàn)要素： |]< 3cW+  
本發(fā)明的主要目的在于提供一種芯片測(cè)試方法及芯片測(cè)試模塊，旨在縮短測(cè)試時(shí)間并降低測(cè)試成本。 E;a,].  
為實(shí)現(xiàn)上述目的，本發(fā)明提供一種芯片測(cè)試方法，包括以下步驟： J+P<zC  
對(duì)連接于所述芯片的測(cè)試模塊進(jìn)行測(cè)試； F'K >@y  
預(yù)設(shè)sign-off的值，并根據(jù)所述sign-off的值設(shè)置測(cè)試模塊的延時(shí)； lUu0AZQmG  
根據(jù)所述芯片預(yù)設(shè)的目標(biāo)頻率設(shè)置所述測(cè)試模塊的時(shí)鐘頻率； AX v q
~XE  
判斷所述芯片的測(cè)試模塊在預(yù)設(shè)的時(shí)鐘頻率下是否正常工作：若所述測(cè)試模塊在預(yù)設(shè)時(shí)鐘頻率下能正常工作，則繼續(xù)對(duì)該芯片做完整的測(cè)試工作；若所述測(cè)試模塊在預(yù)設(shè)的時(shí)鐘頻率下不能正常工作，結(jié)束測(cè)試。 DsMo_m/"1  
優(yōu)選地，所述測(cè)試模塊的延時(shí)的值與所述預(yù)設(shè)的sign-off的值互為倒數(shù)。 uRb48Qy2  
優(yōu)選地，所述測(cè)試模塊的時(shí)鐘頻率與所述芯片的目標(biāo)頻率相等。 "u6pl);G  
優(yōu)選地，所述測(cè)試模塊為連接于所述芯片電路的二分頻電路。 :+"4_f0  
優(yōu)選地，所述方法還包括以下步驟： B/4M;G~  
所述芯片預(yù)設(shè)的目標(biāo)頻率設(shè)有多個(gè)，將所述測(cè)試模塊根據(jù)目標(biāo)頻率由大到小依次進(jìn)行測(cè)試； HA0!>_I dC  
所述測(cè)試模塊的時(shí)鐘頻率根據(jù)最大目標(biāo)頻率到最小目標(biāo)頻率依次進(jìn)行設(shè)置； NTu|cX\R  
若測(cè)試模塊在當(dāng)前時(shí)鐘頻率下正常工作，則對(duì)該芯片進(jìn)行完整測(cè)試；若所述測(cè)試在當(dāng)前時(shí)鐘頻率下無(wú)法正常工作，則根據(jù)所述目標(biāo)頻率依次減小所述時(shí)鐘頻率，并再次判斷所述測(cè)試模塊是否能正常工作； $}&a*c>  
若所述測(cè)試模塊在最小時(shí)鐘頻率下不能正常工作，則結(jié)束測(cè)試。 :M"+  
本發(fā)明還提供一種芯片測(cè)試模塊，包括連接于所述芯片的測(cè)試模塊，所述測(cè)試模塊包括連接于芯片電路的二分頻電路，所述二分頻電路包括連接于計(jì)數(shù)器的計(jì)時(shí)器和延時(shí)單元；所述計(jì)時(shí)器發(fā)送時(shí)鐘頻率至所述計(jì)數(shù)器，所述計(jì)數(shù)器進(jìn)行計(jì)數(shù)、并經(jīng)延時(shí)單元延時(shí)后輸出計(jì)數(shù)信號(hào)； !)]/?&uo  
所述測(cè)試模塊還包括比較單元，所述比較單元比較預(yù)設(shè)輸出頻率與輸出的計(jì)數(shù)信號(hào)的大小，并輸出比較結(jié)果。 X~r9yl>  
優(yōu)選地，所述延時(shí)單元的延時(shí)與預(yù)設(shè)的sign-off的值互為倒數(shù)。 3'uXU<W!  
優(yōu)選地，所述測(cè)試模塊的時(shí)鐘頻率與所述芯片的目標(biāo)頻率相等。