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數(shù)字芯片設(shè)計步驟 數(shù)字設(shè)計ic芯片流程 前端設(shè)計的主要流程： 規(guī)格制定 芯片規(guī)格: 芯片需要達(dá)到的具體功能和性能方面的要求 詳細(xì)設(shè)計 就是根據(jù)規(guī)格要求，實施具體架構(gòu)，劃分模塊功能。 HDL編碼 使用硬件描述語言（vhdl Verilog hdl ）將功能以代碼的形式描述實現(xiàn)。換句話也就是說將實際的硬件電路功能通過HDL語言描述起來，形成RTL代碼(使用cadence軟件) 仿真驗證 仿真驗證就是檢驗編碼設(shè)計的正確性，仿真驗證工具Mentor公司的Modelsim，Synopsys的VCS，還有Cadence的NC-Verilog均可以對RTL級的代碼進(jìn)行設(shè)計驗證？（使用Cadence或Modelsim或Synopsys的VCS等軟件） STA Static Timing Analysis（STA），靜態(tài)時序分析，屬于驗證范疇，它主要是在時序上對電路進(jìn)行驗證，檢查電路是否存在建立時間（setup time）和保持時間（hold time）的違例（violation）。一個寄存器出現(xiàn)這兩個時序違例時，是沒有辦法正確采樣數(shù)據(jù)和輸出數(shù)據(jù)的，所以以寄存器為基礎(chǔ)的數(shù)字芯片功能肯定會出現(xiàn)問題。（Synopsys的Prime Time） 形式驗證 是驗證范疇，它是從功能上（STA是時序上）對綜合后的網(wǎng)表進(jìn)行驗證。常用的就是等價性檢查方法，以功能驗證后的HDL設(shè)計為參考，對比綜合后的網(wǎng)表功能，他們是否在功能上存在等價性。這樣做是為了保證在邏輯綜合過程中沒有改變原先HDL描述的電路功能。（形式驗證工具有Synopsys的Formality） 從設(shè)計程度上來講，前端設(shè)計的結(jié)果就是得到了芯片的門級網(wǎng)表電路 Backend design flow后端設(shè)計流程： 1、DFT Design ForTest，可測性設(shè)計。芯片內(nèi)部往往都自帶測試電路，DFT的目的就是在設(shè)計的時候就考慮將來的測試。DFT的常見方法就是，在設(shè)計中插入掃描鏈，將非掃描單元（如寄存器）變?yōu)閽呙鑶卧�。關(guān)于DFT，有些書上有詳細(xì)介紹，對照圖片就好理解一點。（DFT工具Synopsys的DFT Compiler） 2、布局規(guī)劃(FloorPlan) 布局規(guī)劃就是放置芯片的宏單元模塊，在總體上確定各種功能電路的擺放位置，如IP模塊，RAM，I/O引腳等等。布局規(guī)劃能直接影響芯片最終的面積。（工具為Synopsys的Astro） 3、CTS Clock Tree Synthesis，時鐘綜合，簡單點說就是時鐘的布線。由于時鐘信號在數(shù)字芯片的全局指揮作用，它的分布應(yīng)該是對稱式的連到各個寄存器單元，從而使時鐘從同一個時鐘源到達(dá)各個寄存器時，時鐘延遲差異最小。這也是為什么時鐘信號需要單獨布線的原因。CTS工具，（Synopsys的Physical Compiler） 4、布線(Place & Route) 這里的布線是指普通信號布線了，包括各種標(biāo)準(zhǔn)單元（基本邏輯門電路）之間的走線。比如我們平常聽到的0.13um工藝，或者說90nm工藝，實際上就是這里金屬布線可以達(dá)到的最小寬度，從微觀上看就是MOS管的溝道長度。（工具Synopsys的Astro） 5、寄生參數(shù)提取 由于導(dǎo)線本身存在的電阻，相鄰導(dǎo)線之間的互感,耦合電容在芯片內(nèi)部會產(chǎn)生信號噪聲，串?dāng)_和反射。這些效應(yīng)會產(chǎn)生信號完整性問題，導(dǎo)致信號電壓波動和變化，如果嚴(yán)重就會導(dǎo)致信號失真錯誤。提取寄生參數(shù)進(jìn)行再次的分析驗證，分析信號完整性問題是非常重要的。（工具Synopsys的Star-RCXT） 6、版圖物理驗證 對完成布線的物理版圖進(jìn)行功能和時序上的驗證，驗證項目很多，如LVS（Layout Vs Schematic）驗證，簡單說，就是版圖與邏輯綜合后的門級電路圖的對比驗證；DRC（Design Rule Checking）：設(shè)計規(guī)則檢查，檢查連線間距，連線寬度等是否滿足工藝要求，ERC（Electrical Rule Checking）：電氣規(guī)則檢查，檢查短路和開路等電氣規(guī)則違例；等等。工具為Synopsys的Hercules實際的后端流程還包括電路功耗分析，以及隨著制造工藝不斷進(jìn)步產(chǎn)生的DFM（可制造性設(shè)計）問題。物理版圖驗證完成也就是整個芯片設(shè)計階段完成。 7、物理版圖以GDSII的文件格式交給芯片代工廠（稱為Foundry）在晶圓硅片上做出實際的電路， 8、再進(jìn)行封裝和測試。 注釋：（1）VCS是編譯型Verilog模擬器 簡稱VCS. （2）Design Compiler為Synopsys公司邏輯合成工具，簡稱DC （3） IC Compiler是Synopsys新一代布局布線系統(tǒng)（Astro是前一代布局布線系統(tǒng)）.簡稱ICC （4）PrimeTime是針對復(fù)雜、百萬門芯片進(jìn)行全芯片、門級靜態(tài)時序分析的工具。簡稱PT. （5）HerculesTM可以進(jìn)行層次化的物理層驗證，以確保版圖與芯片的一致性 （6）Star-RCXT是電子設(shè)計自動化（EDA）領(lǐng)域內(nèi)寄生參數(shù)提取解決方案的黃金標(biāo)準(zhǔn) （7）Synopsys 的LEDA是一種可編程代碼設(shè)計規(guī)則檢查器，它提供全芯片級混合語言（Verilog和 VHDL）處理能力,從而加快了復(fù)雜的SOC設(shè)計的開發(fā) （8）Formality是一種等效性檢測工具，采用形式驗證的技術(shù)來判斷一個設(shè)計的兩個版本在功能上是否等效,簡稱FM. DRC要驗證的對象是版圖，我們的版圖一般是通過兩種方法得到的。一種是用virtuoso等版圖編輯工具手工繪制。這在模擬設(shè)計中較為普遍。另一種是用Cadence的SE等自動布局布線工具（APR）由網(wǎng)表文件自動產(chǎn)生。 |
